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茂積股份有限公司 PCB事業部 台北市 104 松江路 32-1 號 5 樓之 1
如何創建最佳PCB疊層當進行裝修時,我們會發現選擇材料時最好要諮詢專家或者有經驗的人。舉例來說,也許裝修類雜誌推薦了一種非常昂貴的屋頂材料,但是當我們到當地的家裝店詢問後,發現當地的氣候根本不需要這種極其耐用堅固的材料,普通材料即可滿足我們的需求。在電路板設計上創建PCB疊層也會遇到類似情況:我們可能不瞭解最適宜的PCB材料,也不知道如何有效地構建疊層。在作出決定之前,清楚瞭解我們的需求才能對設計最為有利。優化設計意味著梳理可供考慮和選擇的眾多變數。本文將討論如何確定哪些PCB疊層資訊需要瞭解的方式方法。01.與製造商合作創建PCB疊層時,電路板製造商是我們的一個最佳資訊來源。與之合作,有利於電路板設計,使我們瞭解成功製作電路板所需的特定細節。首次設置電路板時,我們需要考慮許多不同的參數,並確保盡可能多地向製造商提供正在設計的電路板的資訊。例如:電路板的用途:瞭解電路板的用途將有助於製造商進行材料和疊層選擇的評估。另一方面,瞭解電路板的使用環境會改變最佳材料的選擇。高濕度環境會完全改變設計。電路板技術:製造商希望瞭解目前使用的元件,以及電路板上是否會有高速電路。高速設計可能需要不同的材料和/或獨特的電路板疊層信號性能。電路板尺寸:製造商需要知道電路板的尺寸,以便確定製造所需的面板尺寸。儘量增加放入面板的單板數量不僅更具成本效益,而且還會影響電路板疊層的創建方式以及材料的選用。開孔、鑽孔和特點:與電路板尺寸一樣,這些資訊可能會影響製造商對於製造和組裝時電路板最佳安裝方式的決定。對於製造商,電鍍通孔(PTH)或非電鍍通孔(NPTH)的鑽孔檔和資訊也有所説明。製造商還需要更多資訊,並會向我們提出一整套設計相關問題,以便其盡可能做好準備。重要的是,我們要儘早與其協作,從而確保設計方向正確。最糟糕的情況便是因為製造商無法按照我們的設計製作電路板疊層,而使我們不得不進行大幅度的重新設計。如前所述,我們要“根據製造商的規定,而非自身想法來設計電路板”,這能使我們的工作簡單而高效。對於複雜的PCB疊層資訊,製造商將是一大重要資源02.多加利用PCB設計資源和幫助關於如何創建電路板疊層,儘管PCB製造商是首選的最佳資訊資源。但其實還應該向其他許多資源尋求幫助。如果我們在一家電路板設計公司工作,那麼便需瞭解公司在類似設計中的做法。此外,向我們的同事尋求幫助,並積極查閱博客和白皮書以獲取資訊。另一個很好的資源是線上阻抗計算器和疊層發生器。許多印刷電路板製造商都能為我們提供相關幫助,我們還可以從IPC等組織中找到更多疊層相關資訊。Allegro® PCB Editor中的Cross-Section Editor是一個有效的疊層創建工具03.利用可處理PCB疊層的PCB設計工具一旦我們決定了設計哪種類型的電路板,並且諮詢了製造商,便可以開始設計疊層。在設計中,先進的PCB設計工具可以指定PCB設計的完整疊層,包括導體和電介質層的材料和寬度。借助系統內置的這些資訊,我們將獲得完整的製造資料,這些資料可用於計算、類比,並最終輸出用於製造的文檔和圖紙。 原創出處:“Cadence楷登PCB及封裝資源中心” https://www.pcb.maojet.com.tw/hot_359278.html 如何創建最佳PCB疊層 2020-12-30 2021-12-30
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本文由Cadence的北美經銷商EMA Design Automation撰寫。space 當我們完成設計並將其送到製造廠後,如果我們的產品存在大量可製造性設計(DFM)錯誤,那麼便會造成產品擱置。這種情況不僅令人沮喪,而且代價高昂。 在專案早期儘早考慮製造問題有助於降低成本、縮短開發時間,並確保設計順利過渡到生產階段。相反,若不這樣做,便會造成不良後果。 憑藉多年的行業經驗,我們總結了7大妨礙PCB可製造性的主要DFM問題。雖然以下列出的部分內容是設計方面的最佳實踐,但還有一些是由製作/製造廠提出的問題。通過在項目的設計階段解決這些問題,我們將能夠在產品到達工廠之前糾正任何可能出現的DFM錯誤。 所以,在將設計發送給製造商之前,我們要注意下列DFM問題,因為它們可能隱藏在我們的設計之中。 1.銳角銳角是指印刷電路板中銅元件上的銳角或奇怪的角度,這些角會在PCB創建過程中導致酸的聚集。這個問題發生在洗滌過程之前,銳角導致殘留的酸陷入這些區域,而無法清除。最終,電路板上所含Gerber檔需要的銅元件開始腐蝕,導致銅線“斷開”或消失。 對於當今設計中的4密耳或5密耳走線,避免銳角尤為重要。因為它們很薄,所以很容易斷開(由於吸附的酸,使有用的銅內部產生開口)。一些軟體內置了針對此類情況的檢查,但是,如果我們的軟體沒有此功能,則必須手動評估電路板中可能導致這種情況的任何可能。 如何防止銳角:避免將走線以銳角或奇怪的角度放入焊盤,將角度保持在焊盤附近45度或90度。 2.銅條和孤島 銅條和孤島是許多平面層上自由浮動的銅,這可能會在酸槽中導致一些嚴重的問題。眾所周知,細小的銅斑會從PCB面板上漂浮下來,並到達面板上的其他蝕刻區,從而造成短路。另一種情況是,如果它們因足夠大而不能漂浮,它將成為天線,這可能會在電路板內引起雜訊和其他干擾(因為它的銅沒有接地——它將成為信號收集器)。某些軟體可以在設計中搜索這些問題,但是,如果我們的軟體不具備此功能,則必須手動找到它們並將其從電路板設計中去除。 注意:沒有萬無一失的方法可以避免銅條和孤島,我們必須手動或者使用軟體進行檢查。 3.引腳之間形成錫橋 由於蝕刻痕跡的劃線非常精細且引腳間距非常緊密,因此阻焊層對於PCB設計非常重要。沒有阻焊層會導致組裝過程中出現大塊焊料(尤其是引腳之間),進而導致短路。此外,它還會降低對外層其他銅的腐蝕防護性能。為防止這些問題,請務必檢查焊盤到蝕刻線和外形之間的對準度、阻焊層間(邊帶)的間距。此外,確保阻焊層沒有覆蓋引腳——我們的電路板工廠可以告知其允許的最小邊帶空間和對準度。 4.散熱器   散熱器通過與金屬基底或熱介面材料接觸來吸收和散發電子器件的熱量。如果散熱器中的助焊層開口太大,一旦焊膏熔化,可能會導致器件從焊盤上浮起。為了防止這種情況,減少放在散熱片上的焊膏的量——不要採用一個很大的助焊層開口,相反,試著將其分成若干更小的助焊層開口。這將有助於確保器件在烘烤過程中不會漂浮和碰撞到其他部件,避免短路。 助焊層開口是DFM檢查的重要部分。發送給製造廠之前要回答一個問題:PCB上的所有元件引線的助焊層開口(和尺寸)是否都適合板? 注意:我們的製造工程師應該告訴我們助焊層開口的合適尺寸。 5.冷焊點或無焊接線 檢查焊盤內的過孔至關重要——如果過孔放置不當,可能會導致焊膏流入過孔。這將導致冷焊點或沒有真正的焊料連接。我們需要確定:在要求堵住過孔之前,焊盤中允許的過孔百分比。注意:造成問題的是過孔中的孔,而不是過孔中的焊盤。 大多數軟體應該都能夠檢查這些問題,但如果我們使用的軟體不能,則必須手動檢查設計,以確保其符合裝配廠標準。 6.不包括測試點 在最終產品離開裝配線後立即對其進行測試十分重要——通過在初始設計中納入測試點,我們便提供了這樣一種方法,能夠在電路板完成後立即對其成敗進行仔細檢查。DFM檢查必須包括測試點與器件之間的間隙、焊盤尺寸、器件背面,以及夾具製造完成後立即確定這些位置的方法。 然後,使用測試點數據創建一個夾具,稱為針床式測試儀。針床式測試儀是一個軟體系統,它可以在設計中鎖定測試點的位置。憑藉針床式測試儀,我們能夠將設計變更重新加入該測試夾具中,從而節省資金。 如果等到原型完成後才納入測試點,則可能會導致電路板上電子器件的更改(這可能會產生串擾、雜訊和大量其他問題),因此無法真正測試電路板的真正功能。我們將需從本質上改變設計和電路板的運作方式。通過在設計階段將測試點合併到電路板中,能為我們提供鎖定現有測試點並僅修改更改(如有)的能力。 設計中添加測試點時的注意事項:它們容易接近嗎?DM檢查器是否確保我們的測試點沒有被隱藏?引腳間距如何(確保它們不要靠得太近)? 注意:當我們將測試點放在電路板上時,它們成為DFM檢查的一部分。 7.銅與板邊之間 PCB的製作過程包括將電路板自動運輸到酸浴和洗浴中。銅與板邊之間指的是PCB面板側把手上的空間,用於在整個製造過程中運輸電路板。如果銅與板邊之間的間距設置不當,就會產生真正的製造問題。如果銅離電路板的邊緣太近,那麼在蝕刻過程中,當電路板上通電時便會產生短路。 注意:用於製造電路板的設備將控制夾持面板所需的間距——我們的電路板製造商應該為此提供設計規格。 space 製造失敗的後果不僅令人沮喪,而且代價高昂。通過可製造性設計進行前瞻性考慮只是避免遇到任何DFM問題的眾多方法之一。上文列出的許多問題可以通過軟體自動識別(如Allegro® PCB DesignTrue DFM Technology軟體)。但是,如果您的軟體沒有DFM檢查功能,則必須自己手動識別並解決它們。 所有工程師都最不希望收到製造商的“電話”,告知他們的電路板未通過DFM檢查,因此在最終檢查中尋找上述問題非常重要——無論是通過自動檢查還是手動檢查。 *原創出處“Cadence楷登PCB及封裝資源中心”   https://www.pcb.maojet.com.tw/hot_359274.html 隱藏在PCB設計中的七個DFM問題 2020-12-30 2021-12-30
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1.OrCAD Capture 視窗簡介及線路圖專案建立 - 啟動 OrCAD Capture - Capture 環境視窗介紹 - 建立線路圖專案 - 線路圖頁面大小修改及名稱修改 2.如何使用Capture內建零件庫 - 將內建的零件庫加入Capture使用 - 零件搜尋 - 放置零件 3.如何自建零件庫及繪製零件 - 自建零件庫 - 繪製單一零件 - 繪製 同質性/異質性 複合式零件 - 以”七節顯示器”為例實務操作 4.如何快速建立高 Pin 數的零件及零件分割 - 簡單利用Excel表,快速建立高Pin數零件 - 分割零件操作  5.如何設計圖框標題 (Title Block) - 設計專用的圖框標題 6.階層式線路圖設計觀念與實務操作 - 階層式線路圖設計觀念介紹 - 以”全加器線路圖設計”為例實務操作 7.平坦式線路圖設計實務操作 - 以”日光燈管線路圖設計”為例實務操作 - 查詢零件功能介紹 (Query Part) 8.如何輸出物料清單 (BOM) - BOM欄位資訊新增 - BOM欄位名稱修改 - 輸出BOM 9.線路圖設計規則檢查 (DRC) - DRC檢查項目介紹 - 自訂DRC檢查項目 - 違反DRC定義範例說明 10.如何自訂零件位號編排邏輯 - 重編位號不連續的零件 - 自訂電阻或電容在不同頁面的位號起始值 11.線路圖比對功能介紹 - 比對線路圖差異 12.如何輸出 Netlist - Netlist輸出操作 https://www.pcb.maojet.com.tw/hot_332209.html OrCAD Capture 教育訓練大綱 2020-12-30 2021-12-30
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1. 環境介紹    - 視窗使用說明    - 如何設定顏色,顯示方式 與 Script錄製回放    - 如何使用Find功能與High light設定 2. 建立 pad    - Allegro 零件包裝觀念說明    - Padstack 工具實務操作 3. 建立零件包裝    - 以DIP包裝為例使用精靈模式快速建立Symbol    - 以SMD包裝為例手動操作建立Symbol過程 4. 建立Board    - Board編輯觀念介紹    - Format Symbol 建立    - 板層疊構建立    - 板外形與Keepin area設定    - 新功能”Flow”操作 5. Net in    - 孰悉多種Netlist輸出入方式    - 各種方式間的差異分析 6. Placement(置件)    - 基本置件功能操作    - Floor Planning 置件應用    - Replication 置件應用 7. Constraint (約束管理器)    - 物件類型、Classing階層、Region、Inheritance , Override 等重要觀念說明    - 實例操作 8. Routing and Glossing    - 以Diff. Pair為例操作加線、移線、Delay tune等功能與選項設定    - 整線功能操作 9. 鋪銅    - 靜動態銅箔觀念說明    - 外層動態鋪銅    - 外層動態鋪銅與SMD pad連接方式設定    - 內層動態鋪銅操作 10. Gerber out    - Drill map 產生過程    - Film Control設定    - Gerber與鑽孔資料輸出過程操作    - PCB製造過程與輸出資料關聯實務說明與解釋 11. Allegro DesignTrue DFM    - DFM觀念介紹    - 重點檢查項目說明    - 實務操作 https://www.pcb.maojet.com.tw/hot_332208.html Allegro 基礎課程大綱 2020-12-30 2021-12-30
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不論是系統複雜度的提升或數據傳輸速率的加快,科技的持續進展同時加劇了熱效應問題。同時,IC封裝技術的日新月異,並朝異質整合發展,勢必得克服散熱設計的議題,而更密集的電晶體數量與更低的電壓,也使得IC內部更易於受到熱效應的影響...對電子系統設計來說,熱效應對電氣效能的影響始終存在。眾所皆知,處理器速度和性能會受到熱的限制;舉例來說, 在行動和資料中心市場,功率一直是重要考量,特別是日益密集的電子元件會產生更多的熱量,對系統效能的影響更是不容忽視。在汽車市場,ADAS和車載資訊娛樂系統的導入,已使汽車內部的電子元件數量大幅增加,隨之帶來的熱效已是整體系統設計的關鍵因素。另一方面,更高的數據率也同樣會產生熱量。乙太網路朝400G、800G邁進,PCIe藍圖也預測會到達64GT/s,5G的數據率更將達10Gb/s。正當業界摩拳擦掌準備迎接5G商機時,試想,相較於4G的100Mbps速度,5G的速度比現有4G技術快了100倍,隨之而來的熱─電交互作用與設計挑戰也將更為嚴峻。顯然,不論是系統複雜度的提升或數據傳輸速率的加快,科技的持續進展也同時加劇了熱效應問題。與此同時,IC封裝技術的日新月異,並朝異質整合發展,勢必得克服散熱設計的議題,而在IC內部,更密集的電晶體數量與更低的電壓,也會使其更易於受到熱效應的影響。「多重物理」(Multi-physics)問題然而,電子系統的熱分析,並不是單純地把電氣與熱效應結合在一起就好。IC產生的熱,通常取決於切換頻率及運作條件,而熱是如何散逸/傳送到系統之外,則是與環境條件有關,這兩個問題必須一起解決。而且,在晶片或電路板上,功率和溫度分佈不會維持不變,局部區域會產生熱點。因此,我們不能把整顆晶片視為同樣的溫度,我們必須知道不同位置的不同溫度,所以,位置已成為一個變數。同時,晶片和電路板之間的介面也日益模糊。我們必須把封裝和電路板視為晶片的延伸;訊號從電路板的走線通過封裝,然後到晶片。過去,我們認為這是三種不同的佈線,但現在,我們須將其視為同一條的長佈線。這些都意味著,我們須必在IC/封裝/電路板層級驗證功率與溫度的特性。系統的熱散逸同時涉及熱傳導與熱對流。IC/封裝/電路板/機殼間的熱傳遞,主要是傳導問題,利用有限元素分析(FEA)是最好的處理方法。但是,機殼/環境(空氣或液體)之間的介面,則是計算流體力學(CFD)問題。所以,不僅電、熱兩個領域的物理學需一起分析,而且還需要同時採用FEA和CFD方式。此外,在整個電子組件上的熱流動與溫度梯度是由晶片的功率散逸所造成的。但是,功率又是溫度的函數,所以,它們彼此之間是交互影響的。這也是電─熱必須同時解決的原因。傳統分析方式的瓶頸受限於速度、容量以及運算資源,用傳統方式來解決FEA問題無法因應現今先進電子系統的高複雜度。另一方面,電─熱協同分析之間的複雜介面,需要進行更細部的分析。例如,3D-IC的簡單模型並不能提供系統級分析所需的精準度。因此,仍須採用FEA來分析,但必須突破上述的各種限制。為因應這些問題,業界需要可解決所有以上需求的完整方案,並能把晶片與電路板設計環境輕鬆地整合在一起。Cadence最新推出的Celsius,便是因應此需求所開發的全新熱分析引擎。它能與Voltus在IC層級、以及Allegro在封裝與電路板層級共同運作。同時,它也能與Virtuoso協作,進行自訂佈局的最佳化,並與Innovus整合在一起。這是電─熱協同分析的全新方法論,也是業界第一套能夠產生3D熱圖示的電─熱分析解決方案。Celsius利用創新的多重物理技術來克服這些設計挑戰。透過結合分析固體結構用的FEA以及流體用的CFD,Celsius能以單一工具,實現完備的系統分析。此工具的另一項重要特性是,具備運算擴充性,支援分散式運算與適應性網格(adaptive meshing),以加速運算時間。舉例來說,結合利用Celsius和Voltus,工程團隊可同時進行電─熱分析,並能以更準確的系統級熱模擬方式來模擬電與熱的流動。Celsius還能無縫地與Cadence的IC、封裝和PCB建置環境整合,使設計流程更快、更簡單。此外,Celsius能根據電─熱的真實流動,支援先進3D結構中的靜態(穩態)和動態(暫態)電─熱協同模擬,以提供真實世界的系統行為的可視性。為了真正實現系統及分析,而不是把系統分割為好幾塊進行分析,Celsius發揮了Cadence的計算軟體強項,能把大量的解算器擴充到雲端或自行部署的資料中心,不但運算容量不受限制,而且速度快了十倍。總結Celsius可支援大型系統的分析,這是過去傳統工具無法做到的。以下圖所示的實際案例為例,這是一個包含四片電路板,並以排線和連接器結合在一起的電子系統,包含高達1億個有限元素。若利用Celsius在40顆CPU上分析,速度比現有解算器快2.4倍。若進一步擴充至320顆CPU,分析速度可縮短10倍。而在封裝內的晶片,亦可對其溫度分佈進行完整的分析。以下的圖例在視覺呈現上,我們能清楚看出晶片的溫度較高(紅色),而大部分的接腳溫度較低(綠色),只有少部分是橘色,而底下的基板溫度最低,為藍色。面對新興的5G、AIoT與各種智慧應用商機,電子系統的複雜度與異質整合趨勢將更為顯著。不論是哪一個應用市場,如何完整的分析熱效應,已成為開發新一代電子系統的重要考量,需要運用多重物理方式,結合FEA與CFD來實現電─熱協同分析。而對積極尋求技術升級,開拓更寬廣市場的台灣科技產業來說,應盡早建立跨領域的分析能力,不僅有助於加速客戶產品開發的評估時程,更能降低失敗風險與研發成本。由於Celsius具備先進架構,突破了傳統分析工具的容量與速度限制,將能協助電子系統開發人員因應現今的散熱設計挑戰,厚植建立Turn-key設計流程的開發底蘊,以競逐更高階的應用商機。參考:Cadence Celsius熱求解器技術資料 https://www.pcb.maojet.com.tw/hot_338776.html 系統設計日趨複雜,電與熱協同分析勢在必行 2020-12-30 2021-12-30
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1. 進階觀念與應用    - 如何不用 Net In 就直接在Board中增加零件與 Nets    - 如何變更Board零件 2. 零件位號重編    - 位號重編介面操作說明    - 如何執行 OrCAD Back Annotation 3. 模組複製功能    - Sub Drawing 實例操作與檔案編輯    - Module 實例操作    - 差異分析 4. 設定XNet    - 不直接針對被動元件而改以Net name搜尋方式來設定Signal Model 5. T-Point設定    - T-Point關念說明    - 實例操作並同時學習快速複製功能 6. Relative Propagation Delay    - Target ,Delta and Tolerance 的設定觀念說明    - 如何快速大量複製相同Topologic 的Pin Pairs 實例操作 https://www.pcb.maojet.com.tw/hot_332207.html Allegro 進階課程大綱 2020-12-30 2021-12-30
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Cadence宣布收購AWR和Integrand兩家公司,並將持續強化技術組合,協助客戶實現高品質的設計,共同迎接5G新世代商機...為了進一步加速5G無線通訊的創新,Cadence已於日前宣布對AWR和Integrand兩家公司的收購。這是Cadence近來致力於推動「智慧系統設計」策略的另一項重要進展。透過納入兩家公司獨特的RF設計解決方案,不僅能與我們的既有產品互補,更使Cadence建構了市場上最完善的產品組合,能充分滿足新一代5G無線電、汽車雷達,以及其他RF產品的設計需求。讓我們來瞭解AWR和Integrand的背景與技術,以及與Cadence結合帶來的綜效。AWR概述AWR是由休斯(Hughes)公司的微波工程師 Joe Pekarek於1994年成立的。他之所以成立AWR (Applied Wave Research),是因為對當時市場上的RF設計軟體感到不滿意,後來便自行開發一個早期版本,並與同事共同成立了這家公司。簡單來說,AWR的工具是用來設計通訊系統(無線電和雷達)使用的前端電子元件。這些元件大多是採用GaAs和GaN等三五族材料的MMIC,以及RF/混合訊號PCB和多晶片模組(MCM)等。                                           AWR產品組合AWR的各項產品都可在AWR Design Environment平台上運作。它與矽晶IC設計工具(特別是數位晶片)非常不一樣,因為RF設計需要很多的互動工作,涉及專用的模型與分析,而且電晶體數量少(僅1~100個),受佈局的影響很大。在AWR的多項產品中,Microwave Office為其旗艦產品,這是一款RF電路模擬器,可用來開發功率放大器、低雜訊放大器、濾波器、混頻器等前端元件。由於具備直覺式使用者介面、整合的原理圖擷取/佈局功能,並導入創新的設計輔助工具,因而在市場上獲得廣泛的採用。隨著公司的成長,AWR於2011年被NI (國家儀器)收購,作為NI拓展RF/無線設計市場策略的一部分。到2018年,NI與Cadence展開策略合作,試圖為快速演進的5G通訊、IoT、航太等產業的晶片設計建立完整的開發與測試流程。第一項合作計畫便是把AWR的AXIEM軟體整合到Virtuoso RF環境中,也為此收購案的形成奠定了基礎。AXIEM是一款矩量法(MoM)、3D平面電磁分析工具,可用來特徵化(S參數)被動結構和RF互連,現已整合到Microwave Office及Virtuoso RF之中。此外,AWR還有另一項工具稱為VSS (Visual System Simulator),可根據RF和DSP模塊的行為模型來支援通訊/雷達的系統級開發,例如可用來測試5G訊號裝置。其他的專用工具還有 AntSyn,用於天線的合成與最佳化、5G/雷達庫等。AWR既有的客戶群涵蓋航太、國防、通訊設備等產業。加入Cadence行列之後,將能夠進一步擴展其市場範圍,到更廣泛的系統業者。而就產品互補來看,AWR將幫助填補、建立和整合Cadence的RF /微波設計的產品組合,提供更全面的RF設計解決方案。Integrand概述Integrand至今已成立17年,所有的工程師與創辦人都是來自貝爾實驗室。雖然公司過去很少公開曝光,但因有許多的成功案例,在市場上享有不錯的聲譽。Integrand專注於開發RF與高頻設計用的電磁(EM)分析工具,產品名為EMX (Electro Magnetic eXtraction)。事實上,Integrand已加入Cadence Connections計畫多年,其產品也已整合在Virtuoso環境中了。在此要特別說明的是,Cadence已於去年推出支援EM分析的Clarity 3D Solver,但為何還需要收購Integrand的EMX呢?兩者的差別是,Clarity是一套真正的3D解決方案,基於有限元素分析法(FEM),可支援從封裝、電路板、連接器、佈線等完整的3D電磁分析。然而,在晶片層級,堆疊與互連金屬繞線大多是XY方向,並利用垂直導孔連接到另一層的繞線。EMX可為流過這些繞線的電流建模,它將其稱為「平面3D」。相較於利用有限元素法的傳統2.5D求解器,EMX是採用積分方程式,或矩量法(MoM)來計算,能得到更高準確度的結果。EMX採用的演算法稱為快速多極法(Fast Multipole Method,FMM),能高效地解出Maxwell方程式導出的大量矩陣,也能處理金屬堆疊中的電感、屏蔽、電容等。Integrand已有廣泛的客戶基礎,除了無線電之外,也有許多伺服器、記憶體業者採用。因為許多客戶是用EMX來設計微波範圍的高效能晶片,並不一定是RF晶片。所以,我們可以總結說,EMX提供了求解Maxwell方程式的最佳準確度,而且透過其FMM演算法,可實現快速的EM模擬。而在易用性方面,除了已整合在Cadence工具中,使用者亦可用指令行的方式執行。在把AWR與Integrand納入旗下後,現在Cadence已為5G通訊建構了更完整的解決方案,相關產品包括:Virtuoso RF、Spectre RF、Clarity 3D Solver、Sigrity、AWR Microwave Office/AXIEM,以及Integrand EMX。在RF的世界中,實體設計至關重要,不僅需掌握RF/微波元件的細節,元件間的互動、鄰近區域的走線與導體表面也都需要納入考量。雖然設計RF元件,並達到第一次設計就成功,不是件簡單的事,但憑藉著Cadence的完備技術方案,我們相信,這是可以做到的!同時,Cadence也將持續強化技術組合,追求設計卓越,協助客戶實現高品質的設計結果,以迎接5G新世代商機!訊息來源: https://www.eettaiwan.com/news/article/20200312NT41-cadence-acquires-integrand-awr-to-enhance-5g-rf-deployment?utm_source=EETT%20Article%20Alert&utm_medium=Email&utm_campaign=2020-03-13 https://www.pcb.maojet.com.tw/hot_341345.html 因應5G設計需求 Cadence收購Integrand與AWR強化RF佈局 2020-12-30 2021-12-30
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1. Constraint Manager 基本設定  - Physical, Spacing Constraint 設定  - Class , Net Group 等群組設定概念與差異  - Inheritance 與 Override 觀念說明  - 如何使用 Region  - 如何設定 Bus  - 如何設定 Diff Pair  - 如何設定 XNet       2. Constraint Manager 進階設定  - 如何設定 Net Schedule 與 T-Point  - Electrical Constraint 重要欄位說明  - 如何導入 Pin Delay  - 如何設定 Match Group  - 如何設定 XNet 中 不同 Pin Pairs 的長度限制  - 如何設定 XNet 中 不同 Pin Pairs 的導通孔數限制  - 實際應用Constraint設定 (以PCIE, DDR4等應用為例)  https://www.pcb.maojet.com.tw/hot_341420.html Allegro Constraint Manager 課程大綱 2020-12-30 2021-12-30
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當我們需要在線路圖的Title Block上,加上公司的Logo或是浮水印時,可以透過Place Picture的功能加入。Step1: 新增Library 建立Title Block Symbol,並且Place → Picture將浮水印字樣加入Title Block中。Step2: 利用Place → Title Block,將設計好的Title Block加入線路圖Step3: 利用Page 的屬性設定控制 Title Block 不要顯示,避免影響正常的電路圖編輯過程Step4: 若需要提供客戶參考時,先將Title Block設定為顯示,再列印成PDF即可 https://www.pcb.maojet.com.tw/hot_336737.html OrCAD Capture 如何加入圖片或浮水印 版本:v17.2 2020-12-30 2021-12-30
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.style_2 {font-family: "微軟正黑體";font-size: 1.25em;line-height: 1.75em;color: #06C;}.style_1 {font-size: 1em;line-height: 1.75em;color: #333;font-family: "微軟正黑體";}.style_3 {font-family: "微軟正黑體";font-size: 1.25em;line-height: 1.75em;color: #F30;}.style_4 {font-family: "微軟正黑體";font-size: 1em;line-height: 1.5em;color: #F00;}body {background-color: #EFEFEF;}a:link {text-decoration: none;}a:visited {text-decoration: none;}a:hover {text-decoration: none;}a:active {text-decoration: none;}課程特色以實機操作的方式讓學員瞭解與熟悉業界主流Cadence Sigrity SI模擬系統,進而妥善使用軟體工具,有效達成電路或產品在訊號完整性的要求與設計要點。課程目標(1)教導Cadence Sigrity SI 模擬系統的操作,瞭解SI模擬基本的流程。 (2)能獨力完成系統設計的SI模擬,並學會將訊號完整性設計相關的問題排除與解決。修課條件(1) 建議大專以上理工相關科系畢業且具印刷電路板設計流程的基礎知識。 (2) 適合硬體設計工程師、SI/PI/EMI訊號模擬工程師、PCB Layout工程師等相關職務或對電源完整性議題有興趣者修習。 上課時間109/3/11(三),09:30~16:30,共6小時上課地點清華大學 創新育成大樓(近寶山路與高翠路交叉口)課程師資業界專業講師 師資簡介:講師自交通大學碩士班畢業之後先後任職於Acer等大企業與EMI實驗室,負責SI/PI/EMI問題的防治與解決方案,累積超過二十年的實務經驗,除了有深厚的理論基礎,更重視如何在實務面解決問題。課程大綱1. 認識Sigrity產品 2. 認識SystemSI-PBA的工具與主要優勢 3. 建立block-level拓樸的程序 4. 產生W-element傳輸線模型 5. 指派block的電性模型 6. 連接DDR block模型與確認系統方塊間的信號連接 7. 設定DDR4的分析選項 8. 用SystemSI模擬DDR4 9. 產生模擬結果與分析報告課程費用 3600元VIP企業會員價:VIP企業會員可享優惠價格 (按我查詢)會員優惠價: 會員於開課前七天完成報名繳費者可享會員優惠價 3300 元 團報價方案:會員2人同行,可享同行價 3100 元(須於課前告知) 會員紅利折抵:本課程歡迎使用紅利折抵,最高可使用 100 點 主辦單位財團法人自強工業科學基金會合作單位茂積股份有限公司、凱榮科技股份有限公司諮詢專線03-5623116 ext 3224 謝小姐 pshsieh@tcfst.org.tw  https://www.pcb.maojet.com.tw/hot_335515.html [2020/3/11] Sigrity SI 基礎課程 - 簡易平行匯流排的建模、模擬與分析 2020-12-30 2021-12-30
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-Cadence PowerDC、靜態IR Drop分析-PowerDC Constraints、單板的熱電共同模擬-PDN阻抗分析、增加VRM模型-引用電容、最佳化分析、電源樹(Power Tree) https://www.pcb.maojet.com.tw/hot_332206.html Sigrity PI 基礎課程大綱 2020-12-30 2021-12-30
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.style_2 {font-family: "微軟正黑體";font-size: 1.25em;line-height: 1.75em;color: #06C;}.style_1 {font-size: 1em;line-height: 1.75em;color: #333;font-family: "微軟正黑體";}.style_3 {font-family: "微軟正黑體";font-size: 1.25em;line-height: 1.75em;color: #F30;}.style_4 {font-family: "微軟正黑體";font-size: 1em;line-height: 1.5em;color: #F00;}body {background-color: #EFEFEF;}a:link {text-decoration: none;}a:visited {text-decoration: none;}a:hover {text-decoration: none;}a:active {text-decoration: none;}   課程特色幫助學員瞭解與熟悉業界主流使用的PI模擬軟體-Cadence Sigrity,進而妥善使用軟體工具,有效達成電路或產品在電源完整性的要求與設計要點。課程目標(1)教導Cadence Sigrity當中電源完整性模擬軟體(PowerDC、OptimizePI)的操作。 (2)能獨力完成系統設計的PI模擬,並學會將電源完整性設計相關的問題排除與解決。修課條件(1) 建議大專以上理工相關科系畢業且具印刷電路板設計流程的基礎知識。 (2) 適合硬體設計工程師、SI/PI/EMI訊號模擬工程師、PCB Layout工程師等相關職務或對電源完整性議題有興趣者修習。 上課時間109/3/17(二),09:30~16:30,共6小時。上課地點清華大學 創新育成大樓(近寶山路與高翠路交叉口)課程師資業界專業講師 師資簡介:講師自交通大學碩士班畢業之後先後任職於Acer等大企業與EMI實驗室,負責SI/PI/EMI問題的防治與解決方案,累積超過二十年的實務經驗,除了有深厚的理論基礎,更重視如何在實務面解決問題。課程大綱1. Cadence PowerDC、靜態IR Drop分析 2. PowerDC Constraints、單板的熱電共同模擬 3. PDN阻抗分析、增加VRM模型 4. 引用電容、最佳化分析、電源樹(Power Tree)課程費用 3600元VIP企業會員價:VIP企業會員可享優惠價格 (按我查詢)會員優惠價: 會員於開課前七天完成報名繳費者可享會員優惠價 3300 元 團報價方案:會員2人同行,可享同行價 3100 元(須於課前告知) 會員紅利折抵:本課程歡迎使用紅利折抵,最高可使用 100 點 主辦單位財團法人自強工業科學基金會合作單位茂積股份有限公司、凱榮科技股份有限公司諮詢專線03-5623116 ext 3224 謝小姐 pshsieh@tcfst.org.tw  https://www.pcb.maojet.com.tw/hot_334248.html [2020/3/17] 印刷電路板電源完整性(Power integrity)模擬與實作 2020-12-30 2021-12-30
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Sigrity SI 平行訊號模擬課程大綱 平行匯流排的建模,模擬與分析     1. 認識Sigrity產品2. 認識System SI-PBA的工具與主要優勢3. 建立block-level拓樸的程序4. 產生W-element傳輸線模型5. 指派block的電性模型6. 連接DDR block模型與確認系統方塊間的信號連接7. 設定DDR4的分析選項8. 用SystemSI模擬DDR49. 產生模擬結果與分析報告 https://www.pcb.maojet.com.tw/hot_332205.html Sigrity SI 平行訊號模擬課程大綱 2020-12-30 2021-12-30
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Sigrity SI 進階電源效應的平行匯流排的建模、模擬與分析課程大綱 Modeling, Simulation, and Analysis of Power-Aware Parallel Bus Systems1.用S參數模型建立有電源效應的匯流排系統模型Build power-aware bus system models with the S-parameters model 2.連接DDR block模型與確認系統方塊間的信號連接Connect blocks of the DDR models and check signal connectivity between blocks of these systems.3.設定DDR的分析選項與時間預算Set timing budget and analysis options for these systems, including channel simulation options for the DDR-PAPBS.4.用理想與非理想電源做DDR的模擬. Run simulations of the DDR-PAPBS with or without ideal power 5.產生模擬結果與分析報告,包括2D波形與眼圖Generate simulation-based reports and results in terms of 2D voltage plots of data and strobe signals, and data Eye diagrams. 6.分析DDR電源與信號完整度的效益Analyze simulation based results and tables to evaluate power and signal integrity performance of the DDR3-PAPBS.7.置換電源的S參數模型Replace the S-parameters model of the power-aware8.用參數掃描來做DDR的模擬分析Perform simulation and analysis of the DDR3-PAPBS with sweeping parameters. 9.設定DDR的Rank來做SSN 同步切換雜訊的模擬Run SSN simulations of this modified DDR3-PAPBS by defining “Ranks” of memory.  https://www.pcb.maojet.com.tw/hot_342521.html Sigrity SI 進階電源效應的平行匯流排的建模、模擬與分析課程大綱 2020-12-30 2021-12-30
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課程特色幫助學員瞭解與熟悉業界主流使用的PI模擬軟體-Cadence Sigrity,進而妥善使用軟體工具,有效達成電路或產品在電源完整性的要求與設計要點。課程目標(1) 教導Cadence Sigrity當中電源完整性模擬軟體(PowerDC、OptimizePI)的操作。(2) 能獨力完成系統設計的PI模擬,並學會將電源完整性設計相關的問題排除與解決。修課條件(1) 建議大專以上理工相關科系畢業且具印刷電路板設計流程的基礎知識。(2) 適合硬體設計工程師、SI/PI/EMI訊號模擬工程師、PCB Layout工程師等相關職務或對電源完整性議題有興趣者修習。 上課時間2019/10/22(二),09:30~16:30,共6小時上課地點清華大學 創新育成大樓(近寶山路與高翠路交叉口)課程師資業界專業講師師資簡介:講師自交通大學碩士班畢業之後先後任職於Acer等大企業與EMI實驗室,負責SI/PI/EMI問題的防治與解決方案,累積超過二十年的實務經驗,除了有深厚的理論基礎,更重視如何在實務面解決問題。課程大綱(1) Cadence PowerDC、靜態IR Drop分析(2) PowerDC Constraints、單板的熱電共同模擬(3) PDN阻抗分析、增加VRM模型(4) 引用電容、最佳化分析、電源樹(Power Tree)課程費用 3600元VIP企業會員價:VIP企業會員可享優惠價格 (按我)會員優惠價: 會員於開課前七天完成報名繳費者可享會員優惠價 3300 元 團報價方案:會員2人同行,可享同行價 3100 元(須於課前告知) 會員紅利折抵:本課程歡迎使用紅利折抵,最高可使用 100 點 合作單位茂積股份有限公司、凱榮科技股份有限公司諮詢專線03-5623116 ext 3224 謝小姐 pshsieh@tcfst.org.tw  https://www.pcb.maojet.com.tw/hot_332204.html [2019/10/22] 印刷電路板電源完整性(Power integrity)模擬與實作 2020-12-30 2021-12-30
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